인공지능 시대가 본격화되면서 반도체 산업은 전례 없는 변화를 맞이하고 있습니다. 소자 미세화의 한계와 제조 비용 급증이라는 이중 압박 속에서 칩렛은 새로운 돌파구로 주목받고 있습니다. 단순한 설계 기법을 넘어 반도체 산업의 구조적 전환을 이끄는 칩렛 기술의 현재와 미래를 살펴봅니다.
첨단 패키징 기술의 부상과 칩렛의 경제적 가치
반도체 산업은 오랫동안 소자 미세화를 통해 성장해왔습니다. 같은 면적 내 더 많은 단위 소자를 집적해 웨이퍼 하나에서 더 많은 이익을 창출하는 방식이었습니다. 그러나 소자 크기가 분자 크기라는 궁극의 한계에 다가갈수록 노광(EUV), 식각(Etch) 등에서 제조 비용이 급증하며, 이는 소자 미세화를 통한 경제적 이익을 상쇄하고 있습니다.
이러한 상황에서 칩렛 디자인이 새로운 해법으로 등장했습니다. 칩렛은 큰 반도체 칩을 기능별로 여러 개의 작은 조각으로 나누고, 각각의 칩렛이 연산, 저장, 입출력(I/O) 등 특정 기능을 전담하도록 한 뒤 이를 패키징으로 통합하는 방식입니다. 기존 멀티 칩 모듈(MCM)과 달리 칩렛은 각 구성 요소가 독립적으로 동작할 수 없으며, 반드시 함께 통합되어야 완전한 시스템으로 작동합니다.
칩렛의 핵심 장점은 수율 향상과 비용 효율성입니다. 작은 칩렛들은 작은 다이로 만들기에 수율에서 이점을 가지며, 각 기능을 3nm, 7nm, 14nm, 32nm 등 다른 기술 노드에서 제작할 수 있습니다. 고성능이 요구되는 CPU 연산 코어는 최신 3nm 공정을 적용하고, 상대적으로 공정 노드에 덜 민감한 S램이나 아날로그 회로는 기존 7nm 공정을 적용해 전체 칩의 생산 원가를 크게 낮출 수 있습니다.
그러나 비용 효율성이 항상 보장되는 것은 아닙니다. 첨단 패키징 자체가 매우 높은 비용을 요구하는 기술이며, CoWoS 같은 고급 패키징 공정은 일반 패키징보다 훨씬 비쌉니다. 또한 칩렛 간 통신은 같은 다이 내부 연결보다 지연(Latency)이 크고 전력 소모가 증가할 수밖에 없습니다. 따라서 칩렛의 핵심 가치는 단순한 비용 절감보다는 대형 칩 설계의 한계를 넘기 위한 구조적 해결책에 가깝다고 볼 수 있습니다. TSMC의 CoWoS, SoIC와 같은 어드밴스드 패키징 기술은 이러한 칩렛 설계를 가능케 했으며, SK하이닉스는 HBM을 통해 이 제품들을 완성시키고 있습니다.
UCIe 표준화와 개방형 생태계 구축
칩렛 기술의 성공적인 구현을 위해서는 서로 다른 기원, 사양, 설계를 가진 개별 기능 블록 간의 원활한 통신과 호환성이 필수적입니다. 이는 단순한 물리적 연결을 넘어 프로토콜 스택과 소프트웨어 모델에 이르는 전반적인 통합을 요구합니다. 만약 표준화된 인터페이스가 없다면 칩렛의 핵심 이점인 다중 공급업체 활용 및 설계 유연성이 크게 떨어질 수밖에 없습니다.
이를 위해 2022년 SK하이닉스, AMD, Arm, ASE, TSMC, 구글 클라우드, 메타, 마이크로소프트, 삼성전자, 인텔, 퀄컴 등 반도체 산업의 주요 기업들이 범용 칩렛 인터커넥트 익스프레스 컨소시엄(Universal Chiplet Interconnect Express Consortium, UCIe)을 발족했습니다. 이 컨소시엄의 핵심 목표는 다이 투 다이(Die-To-Die, D2D) 상호 연결을 표준화하고 개방형 칩렛 생태계를 조성하는 것입니다.
UCIe 1.0 규격은 물리적 계층, 프로토콜 스택(기존 PCIe 및 CXL 활용), 소프트웨어 모델 및 규정 준수 테스트를 포함해 완전히 표준화된 D2D 상호 연결을 제공합니다. 이를 통해 서로 다른 회사에서 만든 칩렛도 공통 규격만 맞으면 하나의 시스템처럼 통신할 수 있게 됩니다. 이러한 표준화의 궁극적 목적은 다양한 칩을 PCB에 꽂아 시스템을 만드는 것처럼, 칩 제작도 '플러그 앤 플레이(Plug & Play)' 방식의 조립형으로 바꾸는 데 있습니다.
표준은 지속적으로 진화하고 있습니다. 2023년 1.1 버전, 2024년 3D 적층까지 고려한 2.0 버전에 이어, 2025년 8월에는 초당 64기가트랜스퍼(GT/s)에 달하는 데이터 전송 속도를 비약적으로 향상시킨 UCIe 3.0 표준을 공개했습니다. 이러한 표준화가 완전히 자리 잡는다면 반도체 산업은 일종의 플랫폼 구조로 전환될 가능성이 있습니다. 과거 PC 산업에서 CPU, GPU, 메모리, 저장장치가 서로 다른 회사에서 만들어져 하나의 시스템을 구성했던 것처럼, 미래에는 여러 기업이 만든 칩렛을 조합해 시스템을 만드는 방식이 보편화될 수 있습니다.
산업 구조 변화와 기술적 도전 과제
칩렛 기술은 AI 시장의 발전과 함께 반도체 산업의 구조를 근본적으로 재편하고 있습니다. 지금까지 반도체 산업을 상징했던 설계, 팹(FAB), ATP(Assembly, Testing and Packaging) 체제의 개편을 요구하고 있습니다. 팹 이후 순차적으로 이뤄지는 ATP가 아닌 팹과 테스트(Test), 어드밴스드 패키징이 동시에 이루어지며 기존 산업 구조를 재정의하고 있습니다.
인공지능 시대에는 거대언어모델(LLM)의 엄청난 데이터를 학습하고 처리하기 위해 병렬 연산과 조 단위 파라미터를 변경·저장하는 작업이 수시로 필요합니다. 이러한 요구사항을 충족하기 위해서는 기존 칩들의 기능을 분해하고 재조립하는 칩렛 방식이 효과적입니다. AMD와 엔비디아의 AI 및 HPC 제품은 실리콘 인터포저 위에 여러 칩을 놓고 하나의 패키지로 만드는 TSMC CoWoS 플랫폼 위에서 구현되었으며, SK하이닉스는 대역폭이 극대화된 메모리(HBM)를 제공하여 이 제품을 완성시키고 있습니다.
그러나 칩렛의 전면적 구현을 위해서는 여러 기술적 도전 과제가 남아 있습니다. 첫째, 각 칩렛을 높은 전기적 연결점(I/O)을 통해 결합해야 합니다. I/O의 증가는 칩렛 설계에 높은 자유도를 주지만, 하이브리드 본딩 등 고도화된 패키징 기술은 생산 난도 향상 및 수율 감소 문제를 야기할 수 있습니다. 둘째, 칩을 여러 조각으로 나누면 각각의 인터페이스와 호환성을 설계해야 하므로 공학적 고려사항이 늘고 설계 난도가 높아집니다. 칩렛 간 신호, 전원, 클럭을 정확히 맞춰야 하며, EDA(전자설계자동화) 툴의 발전과 새로운 설계 기법이 요구됩니다.
또한 칩렛의 적정 크기와 개수를 결정하는 것도 중요한 과제입니다. 칩렛을 지나치게 작게 만들면 I/O에 추가적인 면적과 전력, 비용을 소모해 오히려 효율성이 떨어질 수 있습니다. 양품 칩렛 선별을 위한 테스트의 복잡성, 열 방출 관리, 전력 분배 등도 해결해야 할 숙제입니다. 이러한 전체적 최적화를 위해서는 설계와 제조 공정 양쪽에서의 긴밀한 협업이 필수적입니다.
칩렛 기술은 웨이퍼 위 다이 안의 소자 수를 증가시키는 고전적인 '무어의 법칙'을 넘어서, 시스템 단위 면적 위에 소자 수를 증가하는 새로운 '무어의 법칙'을 이끌어 가고 있습니다. 현재 AI와 HPC 분야에서 빠르게 도입되고 있지만, 모바일이나 저전력 기기로의 확장 가능성과 장기적인 기술 성숙도는 여전히 지켜봐야 할 부분입니다. 결국 칩렛은 반도체 산업이 미세화 중심 발전 모델에서 벗어나 새로운 방향을 찾는 과정에서 등장한 핵심 해법이며, 패키징 기술, 인터페이스 표준, 설계 도구, 공급망 협력 등이 함께 성숙해야 진정한 칩렛 생태계가 완성될 것입니다.
[출처]
패키징X파일 1편 - 반도체 산업의 새로운 챕터, 칩렛 / SK하이닉스 뉴스룸: https://news.skhynix.co.kr/packaging-x-files-ep1/